急！！！！！！Allegro 导入网表错误 [复制链接]

(    Netrev Allegro Import Logic                                      )
(    Drawing          : dspsystem.brd                                 )
(    Software Version : 16.3p004                                      )
(    Date/Time        : Thu Sep 06 01:01:21 2012                      )
(---------------------------------------------------------------------)

------ Directives ------
RIPUP_ETCH FALSE;
RIPUP_SYMBOLS ALWAYS;
Missing symbol has error FALSE;
SCHEMATIC_DIRECTORY '.';
BOARD_DIRECTORY '';
OLD_BOARD_NAME 'D:/Cadence/SPB_16.3/PCB FootPrint/dspsystem.brd';
NEW_BOARD_NAME 'D:/Cadence/SPB_16.3/PCB FootPrint/dspsystem.brd';
CmdLine: netrev -$ -i . -y 1 D:/Cadence/SPB_16.3/PCB FootPrint/#Taaaaaa03084.tmp
------ Preparing to read pst files ------

#1   ERROR(24) File not found
     Packager files not found
#2   ERROR(102) Run stopped because errors were detected
netrev run on Sep 6 1:01:21 2012
   COMPILE 'logic'
   CHECK_PIN_NAMES OFF
   CROSS_REFERENCE OFF
   FEEDBACK OFF
   INCREMENTAL OFF
   INTERFACE_TYPE PHYSICAL
   MAX_ERRORS 500
   MERGE_MINIMUM 5
   NET_NAME_CHARS '#%&()*+-./:=>?@[]^_`|'
   NET_NAME_LENGTH 24
   OVERSIGHTS ON
   REPLACE_CHECK OFF
   SINGLE_NODE_NETS ON
   SPLIT_MINIMUM 0
   SUPPRESS   20
   WARNINGS ON
  2 errors detected
No oversight detected
No warning detected
cpu time      0:01:10
elapsed time  0:00:01
Allegro Import Logic 报如上错误怎么办？

你用的是Capture画的原理图吗？
检查一下你的焊盘路径和PCB封装的路径在Allegro中有没有设置正确。

huxiao119:你用的是Capture画的原理图吗？
检查一下你的焊盘路径和PCB封装的路径在Allegro中有没有设置正确。 (2012-09-06 23:51) 

  焊盘路径和PCB封装的路径是正确的！！！！！！！！

你输出网表的时候有没有报什么错误？会不会是网表的问题。

是网标导入路径不对的问题，我最近刚解决。即import directory路径应该类似：
E:\custom_file\msp430f2618_2\allegro，而这样E:\custom_file\msp430f2618_2
就错了，会出现以上的问题。除此之外就是原理图元件封装名与PCB封装库里的
封装名有不对应的错误，仔细找找。最后还得确保pad和psm的路径正确。