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PSPICE仿真仿到一半又出现收敛性问题 [复制链接]

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离线chen香
 

只看楼主 倒序阅读 使用道具 楼主  发表于: 2014-03-19
本来一开始仿真的时候出现了收敛性问题,最后按着帖子如下,改了之后并把原理图里的脉冲电源周期变小之后就能仿真到50%,但到50%的时候又出现收敛性问题,请问这个最可能时候什么情况?怎么解决?
如果在仿真时遇到收敛性问题,快速解决办法如下:设置.OPTION设置里的一些选项。
_ ABSTOL = 0.01μ (Default=1p)
_ VNTOL = 10μ (Default=1μ)
_ GMIN = 0.1n (Default=1p)
_ RELTOL = 0.05 (Default=0.001)
_ ITL4 = 500 (Default=10)
这些设置可以解决大多收敛性问题,当然如果电路中的错误,它是解决不了的。如果模型不够精确,上面的设置需要实时调整才能得到想要的结果。
离线huxiao119

只看该作者 沙发  发表于: 2014-03-21
上面给出的是一些通用的解决方法。如果还不能解决的话,就需要分析具体电路了。
你可以把你的工程上传上来,帮你分析解决一下。
Cadence --- Capture CIS Allegro PSpice FSP SI
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